Progettare il circuito che realizza il complemento a 9 di un numero decimale compreso tra 0 e 9. Specifiche:

Il circuito ha 5 ingressi (A1 A2 A3 A4 Comp) e 5 uscite (F1 F2 F3 F4 E).

A1-A4 : input binari che rappresentano il numero decimale da complementare

Comp: segnale di controllo. Se Comp=0, gli ingressi devono essere riportati in uscita senza modifiche, se Comp=1, le uscite F1-F4 devono rappresentare il complemento a 9 di A1-A4.

E: se il numero da complementare é maggiore di 9, il valore delle uscite Fi non ha interesse, ma il segnale di uscita E deve essere uguale ad 1, segnalando con ciò una situazione di errore. Altrimenti, E=0.

Una volta ottenuta la tabella di verità e le espressioni booleane minime SOP (sum of products) del circuito, progettare lo schema circuitale utilizzando sia un PLA che un Multiplexer (= fornire entrambe le soluzioni!!).

Soluzione:

Come (dovrebbe essere) noto, il complemento a x di y é k=x-y.

Le uscite del circuito dipendono solo dai valori degli ingressi, dunque si tratta di un circuito combinatorio.

Nonostante il testo non lo specifichi, una buona soluzione é di considerare "don't care" i valori di F1-F4 se A1-A4 rappresentano un numero maggiore di 9 anche nel caso in cui Comp=0, dato che comunque si afferma che il numero da complementare non deve essere maggiore di 9. Una soluzione diversa - in cui comunque le uscite riproducano gli ingressi se1 Comp=0- é accettabile.

Seguendo queste specifiche, la tabella di verità che descrive il comportamento del circuito é

Il circuito combinatorio può essere realizzato utilizzando multiplexers direttamente dalla tabella di verità.

Occorre un MPX per ogni uscita del circuito combinatorio (quindi 5). Ogni MPXj (j=1..5) ha 32 ingressi Iij (i=0..31), una uscita Oj (j=1..5), e 5 segnali di controllo Ck. I 5 MPX hanno gli ingressi di controllo collegati ai segnali CompF4F3F2F1. Ogni ingresso Iij sarà fissato al valore binario del bit di cordinate (i,j) della parte destra della tabella di verità.

La soluzione con PLA richiede invece di ricavare le espressioni booleane SOP di ciascuna delle 5 uscite.

Per ciascuna variabile di uscita, ricaviamo la relativa mappa di Karnaugh. Ad esempio:

E' possibile individuare due primi implicanti che coprano gli "1" della tabella. La EB minima SOP é data dalla:

Una volta ricavate le 5 espression SOP, possiamo disegnare il PLA, ricordando lo schema generale, che, per il caso semplice di un circuito combinatorio a 2 ingressi e 4 uscite é riportato in figura :

Nel caso in esame, va prevista una colonna per ogni termine prodotto diverso, 10 righe nella matrice AND, una per ogni variabile di ingresso diretta e negata, e 5 righe nella matrice OR, una per ognu uscita del circuito combinatorio.

Esercizio 2 (15 punti)

1.Fornire una definizione formale di automa di Moore.

2.Analizzare l'automa di Moore in figura e derivare il corrispondente circuito sequenziale minimizzato. In figura, gli stati q0-q5 producono un output=0, mentre lo stato q6 (che é uno stato finale) produce un output 1.

Come spiegato dettagliatamente sugli appunti (parte III), la sintesi di un circuito sequenziale a partire da un automa che ne descrive il comportamento richiede:

1. La minimizzazione dell'automa

3. La scelta del tipo di FF (D, JK, ecc)

4. L'assegnazione di un codice in modo tale che ad ogni n-upla binaria di valori Qi memorizzati sui FF corrisponda uno stato dell'automa.

5.La compilazione della tabella degli stati futuri

6. L'assegnazione di valori opportuni agli ingressi dei FF, tali da consentire la transizione desiderata

7. La progettazione della parte combinatoria del circuito sequenziale (mappe di Karnaugh ecc) in base alla tabella degli stati futuri compilata ai passi pecedenti.

Compilando la tabella triangolare così come indicato negli appunti, si ottiene che le coppie di stati (q1,q3) e (q4,q5) risultano indistinguibili. L'automa minimizzato é dunque:

Occorrono dunque 3 FF, ad esempio di tipo D.

Possiamo adottare la seguente codifica (Q2Q1Q0):

000 q'0 (=q0)

001 q'1 (= q2)

010 q'2 (=q1,q3)

011 q'3 (=q4,q5)

1XX q'4 (=q6)

(Dove le denominazioni degli stati q' si riferiscono all'automa minimizzato, e tra parentesi compare la denominazione corrispondente degli stati q nell'automa non minimizzato)

La parte combinatoria del circuito si progetta utilizzando la tabella sopra: la parte A della tabella rappresenta la parte sinistra della tabella di verità, ovvero le possibili combinazioni delle variabili booleane in ingresso al circuito combinatorio; le parti B e D rappresentano la parte sinistra della tabella di verità, ovvero i valori che le uscite del circuito combinatorio devono assumere.

Si ricavano (col metodo di Karnaugh) le EB minime per D2 D1 D0 e Out, e si progetta il circuito.

NOTA: quando un esercizio, come nel caso in esame, richiede la compilazione massiccia di tabelle di verità, o il disegno di schemi circuitali laboriosi, lo studente deve tener presente che, nella valutazione, non ha tanta importanza il fatto che ciascun passo venga completato nei minimi dettagli. Esempi significativi -come in questa soluzione- sono sufficienti. Ciò che conta é dimostrare di aver capito il problema, saperlo decomporre nei suoi aspetti, e fornire esempi che dimostrino la padronanza dei vari aspetti del problema.